Реферат на тему "Процессор 80286"

_3+----------+

_3¦ ВВЕДЕНИЕ ¦

_3+----------+

Успехи новой технологии привели к широкому распространению

персональных компьютеров, позволяющих решать задачи, требующие

весьма больших вычислений. Типичным и наиболее распространенным

представителем таких мощных "персоналок" является компьютер

PC/AT производства фирмы IBM. Этот компьютер разработан на осно-

ве процессора 80286 фирмы INTEL, представляющего сейчас один из

наиболее мощных шестнадцатиразрядных микропроцессоров, хотя за

последнее время появились более производительные процессоры, и

80286 был снят с производства в ведущих странах. Но стоит оста-

новиться на рассмотрении этого процессора и построенных на его

основе системах, т.к. на их примере нагляднее всего получить

представление о новом классе машин - серии AT.

В данной работе рассмотрены основные данные и сравнительные

характеристики на примере самой ранней моделе компьютера- на от-

дельных логических ИМС и некоторых БИС, без применения микросхем

сверхвысокой степени интеграции и специальных ПЛИС и ПЛМ, на ос-

нове которых создаются компьютеры сегодня. Рассматривается цент-

ральный процессор с самой низкой тактовой частотой для 80286 чи-

пов- 6 Мгц.

.

- 2 -

_3+-----------------------------------+

_3¦ ФУНКЦИОНИРОВАНИЕ МИКРОКОМПЬЮТЕРОВ ¦

_3¦ С ШИННОЙ ОРГАНИЗАЦИЕЙ ¦

_3+-----------------------------------+

Шины микрокомпьютера образует группа линий передачи сигна-

лов с адресной информацией, данных, а также управляющих сигна-

лов. Фактически ее можно разделить на три части: адресную шину,

шину данных и шину управляющих сигналов.

Уровни этих сигналов в данный момент времени определяют

состояние системы в этот момент.

На рис. 1 изображены синхрогенератор 82284, микропроцессор

80286 и шинный контроллер 82288. Кроме того, показаны три шины:

адреса, данных и управляющих сигналов.

Синхрогенератор генерирует тактовый сигнал CLK для синхро-

низации внутреннего функционирования процессора и других микрос-

хем. Сигнал RESET производит сброс процессора в начальное состо-

яние. Это состояние показано на рисунке упрощенно. Сигнал -READY

также формируется с помощью синхрогенератора. Он предназначен

для удлинения циклов при работе с медленными периферийными уст-

ройствами.

На адресную шину, состоящую из 24 линий, микропроцессор

выставляет адрес байта или слова, который будет пересылаться по

шине данных в процессор или из него. Кроме того, шина адреса ис-

пользуется микропроцессором для указания адресов периферийных

портов, с которыми производится обмен данными.

Шина данных состоит из 16 линий. по которым возможна пере-

дача как отдельных байтов. так и двухбайтовых слов. При пересыл-

ке байтов возможна передача и по старшим 8 линиям, и по младшим.

Шина данных двунаправленна, так как передача байтов и слов может

производится как в микропроцессор, так и из него.

Шина управления формируется сигналами, поступающими непос-

редственно от микропроцессора, сигналами от шинного контроллера,

а также сигналами, идущими к микропроцессору от других микросхем

и периферийных адаптеров.

Микропроцессор использует шинный контроллер для формирова-

ния управляющих сигналов, определяющих перенос данных по шине.

Он выставляет три сигнала -SO, -SI, M/-IO, которые определяют

тип цикла шины (подтверждение прерывания, чтение порта ввода/вы-

вода, останов, чтение памяти, запись в память). На основании

значений этих сигналов шинный контроллер формирует управляющие

сигналы, контролирующие динамику данного типа шины.

Для того, чтобы понять динамику работы, разберем, каким об-

разом осуществляется процессором чтение слов из оперативной па-

мяти. Это происходит в течение 4 тактов CLK, или 2 состояний

процессора (т.е. каждое состояние процессора длится 2 такта

синхросигнала CLK). Во время первого состояния, обозначаемого,

как Т_4s_0, процессор выставляет на адресную шину значение адреса,

по которому будет читаться слово. Кроме того, он формирует на

шине совместно с шинным контроллером сооответствующие значения

управляющих сигналов. Эти сигналы и адрес обрабатываются схемой

управления памятью, в результате чего, начиная с середины второ-

го состояния процессора Т_4c_0 (т.е.